半導体チップのパッケージングの目的は、チップ自体を保護し、チップ間の信号を相互接続することです。過去の長い間、チップの性能向上は主に設計と製造プロセスの改善に依存していました。
しかし、半導体チップのトランジスタ構造がFinFET時代に入ると、プロセスノードの進歩は著しく鈍化しました。業界の開発ロードマップによれば、プロセスノードのイテレーションはまだ増加する余地がたくさんありますが、ムーアの法則の減速と、生産コストの高騰によってもたらされる圧力を明らかに感じています。
その結果、パッケージング技術の改革による性能向上の可能性をさらに追求することが非常に重要な手段となっています。数年前、この業界は「beyond Moore（ムーアを超える）」というスローガンを実現するために、高度なパッケージング技術によって登場しました。
いわゆる高度なパッケージング、一般的な業界の共通定義は次のとおりです: パッケージング技術のフロントチャネル製造プロセス方法のすべての使用
高度なパッケージ化により、次のことが可能になります。
1. パッケージング後のチップ面積を大幅に縮小
複数のチップの組み合わせであっても、単一チップのウェーハ レベライゼーション パッケージであっても、システム ボード領域全体の使用量を削減するためにパッケージのサイズを大幅に縮小できます。パッケージングの使用は、フロントエンドプロセスを強化してコスト効率を高めるというよりも、経済的にチップ面積を削減することを意味します。
2. より多くのチップ I/O ポートに対応
フロントエンドプロセスの導入により、RDL テクノロジーを利用してチップの単位面積あたりにより多くの I/O ピンを収容できるようになり、チップ面積の無駄が削減されます。
3. チップ全体の製造コストを削減する
チップレットの導入により、機能やプロセス技術/ノードが異なる複数のチップを簡単に組み合わせてシステムインパッケージ (SIP) を形成することができます。これにより、すべての機能と IP に同じ (最高位のプロセス) を使用する必要があるというコストのかかるアプローチが回避されます。
4. チップ間の相互接続性を強化する
大規模なコンピューティング能力の需要が高まるにつれて、多くのアプリケーション シナリオでは、コンピューティング ユニット (CPU、GPU など) と DRAM が大量のデータ交換を行う必要があります。これにより、システム全体のパフォーマンスと消費電力のほぼ半分が情報のやり取りに無駄になることがよくあります。さまざまな 2.5D/3D パッケージを通じてプロセッサと DRAM をできるだけ近くに接続することで、この損失を 20% 未満に削減できるため、コンピューティングのコストを大幅に削減できます。この効率の向上は、より高度な製造プロセスの採用による進歩をはるかに上回ります。
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投稿日時: 2023 年 9 月 22 日