高度なパッケージングの基本用語

高度なパッケージングは​​、「More than Moore」時代の技術的ハイライトの 1 つです。各プロセスノードでチップを小型化することがますます困難になり、コストがかかるようになるにつれ、エンジニアは複数のチップを高度なパッケージに組み込んで、小型化に苦労する必要がなくなるようにしています。この記事では、高度なパッケージング技術で使用される最も一般的な 10 の用語を簡単に紹介します。

2.5Dパッケージ

2.5D パッケージは従来の 2D IC パッケージング技術を進化させたもので、より細いラインとスペースの利用が可能になります。2.5D パッケージでは、シリコン ビア ビア (TSV) を備えたインターポーザー層の上にベア ダイが積み重ねられるか、並べて配置されます。ベースまたはインターポーザー層は、チップ間の接続を提供します。

2.5D パッケージは通常、ハイエンド ASIC、FPGA、GPU、およびメモリ キューブに使用されます。2008 年にザイリンクスは、大型 FPGA を歩留まりの高い 4 つの小型チップに分割し、これらをシリコン インターポーザ層に接続しました。このようにして 2.5D パッケージが誕生し、最終的には高帯域幅メモリ (HBM) プロセッサの統合に広く使用されるようになりました。

2.5Dパッケージの図

3Dパッケージング

3D IC パッケージでは、ロジック ダイが一緒に、またはストレージ ダイと一緒にスタックされるため、大規模なシステム オン チップ (SoC) を構築する必要がなくなります。ダイはアクティブなインターポーザー層によって相互に接続されますが、2.5D IC パッケージは導​​電性バンプまたは TSV を使用してインターポーザー層上にコンポーネントを積層し、3D IC パッケージは TSV を使用して複数のシリコンウェーハ層をコンポーネントに接続します。

TSV テクノロジーは、2.5D と 3D IC パッケージの両方を実現する重要なテクノロジーであり、半導体業界は HBM テクノロジーを使用して 3D IC パッケージで DRAM チップを製造してきました。

3D パッケージの断面図は、シリコン チップ間の垂直相互接続が金属銅 TSV によって実現されていることを示しています。

チップレット

チップレットは、CMOS コンポーネントと非 CMOS コンポーネントの異種統合を可能にする 3D IC パッケージングの別の形式です。言い換えれば、パッケージ内の大型 SoC ではなく、チップレットとも呼ばれる小型の SoC です。

大きな SoC をさらに小さなチップに分割すると、単一のベア ダイよりも高い歩留まりと低いコストが得られます。チップレットを使用すると、設計者は、どのプロセス ノードを使用するか、どのテクノロジーを使用して製造するかを考慮することなく、幅広い IP を活用できます。シリコン、ガラス、積層板などの幅広い材料を使用してチップを製造できます。

チップレットベースのシステムは、中間層上の複数のチップレットで構成されています

ファンアウトパッケージ

ファンアウト パッケージでは、「接続」がチップの表面から扇状に広がって、より多くの外部 I/O を提供します。ダイに完全に埋め込まれたエポキシ成形材料 (EMC) を使用するため、ウェハのバンピング、フラックス塗布、フリップチップ実装、洗浄、ボトムスプレー、硬化などのプロセスが不要になります。したがって、中間層も必要なく、異種混合の統合がはるかに容易になります。

ファンアウト技術は、他のパッケージ タイプよりも多くの I/O を備えた小型のパッケージを提供します。2016 年、Apple が TSMC のパッケージング技術を使用して 16nm アプリケーション プロセッサとモバイル DRAM を iPhone 用の単一パッケージに統合できたとき、ファンアウト技術は技術のスターとなりました。 7。

ファンアウトパッケージング

ファンアウト・ウェーハ・レベル・パッケージング (FOWLP)

FOWLP テクノロジーは、シリコン チップにより多くの外部接続を提供するウェーハ レベル パッケージング (WLP) を改良したものです。これには、チップをエポキシ成形材料に埋め込み、次にウェーハ表面に高密度再配線層 (RDL) を構築し、はんだボールを適用して再構成ウェーハを形成することが含まれます。

FOWLP はパッケージとアプリケーション ボードの間に多数の接続を提供し、基板がダイよりも大きいため、実際にはダイのピッチはより緩和されます。

FOWLPパッケージの例

異種統合

別々に製造されたさまざまなコンポーネントを上位レベルのアセンブリに統合すると、機能が強化され、動作特性が向上するため、半導体コンポーネントのメーカーは、異なるプロセスフローを持つ機能コンポーネントを単一のアセンブリに組み合わせることができます。

ヘテロジニアス統合はシステムインパッケージ (SiP) に似ていますが、単一の基板上で複数のベア ダイを組み合わせるのではなく、単一の基板上でチップレットの形式で複数の IP を組み合わせます。ヘテロジニアス統合の基本的な考え方は、異なる機能を持つ複数のコンポーネントを同じパッケージ内で組み合わせるというものです。

異種統合におけるいくつかの技術的な構成要素

HBM

HBM は、スタック内およびメモリと論理コンポーネント間のデータに高帯域幅チャネルを提供する、標準化されたスタック ストレージ テクノロジです。HBM パッケージはメモリ ダイをスタックし、TSV 経由で接続して、より多くの I/O と帯域幅を作成します。

HBM は、アプリケーション プロセッサ、GPU、SoC とともに、パッケージ内の複数層の DRAM コンポーネントを垂直統合する JEDEC 標準です。HBM は主に、ハイエンド サーバーおよびネットワーキング チップ用の 2.5D パッケージとして実装されます。HBM2 リリースでは、初期 HBM リリースの容量とクロック レートの制限に対処しています。

HBM パッケージ

中間層

インターポーザ層は、パッケージ内のマルチチップのベア ダイまたはボードから電気信号が通過する導管です。これはソケットまたはコネクタ間の電気インターフェイスであり、信号を遠くまで伝播したり、ボード上の他のソケットに接続したりすることができます。

インターポーザ層はシリコンおよび有機材料で作ることができ、マルチダイと基板の間のブリッジとして機能します。シリコンインターポーザ層は、高いファインピッチ I/O 密度と TSV 形成機能を備えた実績のある技術であり、2.5D および 3D IC チップのパッケージングで重要な役割を果たします。

システム分割された中間層の典型的な実装

再配布層

再配線層には、パッケージのさまざまな部分間の電気接続を可能にする銅の接続または配置が含まれています。これは金属またはポリマーの誘電体材料の層であり、ベアダイとともにパッケージ内に積層できるため、大型チップセットの I/O 間隔が縮小されます。再配布層は 2.5D および 3D パッケージ ソリューションの不可欠な部分となっており、その上のチップが中間層を使用して相互に通信できるようになります。

再配布層を使用した統合パッケージ

TSV

TSV は 2.5D および 3D パッケージング ソリューションの主要な実装テクノロジであり、シリコン ウェーハ ダイを介した垂直相互接続を提供する銅充填ウェーハです。これはダイ全体を通って電気接続を提供し、ダイの一方の側からもう一方の側への最短経路を形成します。

スルーホールまたはビアはウェーハの前面から一定の深さまでエッチングされ、その後導電性材料 (通常は銅) を堆積することで絶縁および充填されます。チップが製造されると、ウェハの裏面からチップが薄化されてビアが露出し、ウェハの裏面に堆積された金属が TSV 相互接続を完成します。